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南方科技大学 SUSTech-JC-2025-00339 竞采结果公告
| 项目名称 |
集成电路版图技术服务 |
| 项目编号 |
SUSTech-JC-2025-00339 |
| 项目类型 |
服务类 |
| 成交方式 |
最低价成交 |
| 公示时间 |
本公告自发布之日起三日 |
| 成交单位 |
齐芯频顺半导体(杭州)有限公司 |
| 成交金额(元) |
*开通会员可解锁*.00 |
| 成交理由 |
最低价成交 |
| 预算(元) |
*开通会员可解锁*.0 |
| 备注 |
无 |
| 响应情况 |
采购明细 |
| 序号 |
名称 |
数量 |
单位 |
单价/元(报价) |
总价/元(报价) |
| 1 |
集成电路版图技术服务 |
1 |
项 |
*开通会员可解锁*.0 |
*开通会员可解锁*.0 |
| 服务内容 |
根据RF及图像传感器芯片设计科研项目需要,对版图技术服务外包进行版图设计,具体要求:1.1 工艺节点与电源规格要求:采用CMOS 混合信号射频及图像传感器低功耗标准工艺:1.2IP 版图设计实现方式:版图设计采用全定制版图设计(Full-Custom Layout Design)模式,通过合作开发方式完成版图绘制、模块集成与物理验证,确保版图布局符合射频信号完整性要求,降低寄生参数对电路性能的影响,同时保障IP 物理结构与逻辑功能的一致性;1.3 物理验证合规性要求:版图需通过工艺代工厂(Foundry)指定的全套物理验证,具体包括:版图与 schematic 一致性检查 (LVs, Layout vs Schematic)、设计规则检查(DRC, Design Rule Check)及天线效应检查(Antenna Check)等。1.4 核心 IP 与工具提供要求:需提供两类关键资源:一是锁相环(PLL,Phase-Locked Loop)正版授权 IP,确保 IP 具备合法使用权限且性能参数满足设计需求;二是静态时序分析编译器(SD Compiler, Static Timing Analysis Compiler),用于 IP时序分析与时序约束优化,保障电路时序性能达标。1.5 流片后封装预处理要求:在晶圆流片 (Wafer Tape-Out)完成、获取裸片(Die)后,需执行裸片凸点制作(Die Bumping)工艺,通过在 Die 的焊盘(Pad)上制作金属凸点。 |
| 服务期限 |
合同签订后30天内 |
| 售后要求 |
中标人按照招标人的要求,配合流片前的版图设计技术支持。提供版图技术服务过程的进度跟踪和支持,根据招标人的需要报告进度,配合完成版图技术服务的相关交接工作服务。 |
|
| 付款方式 |
合同签订后预付合同总价款的30%作为预付金;版图设计服务完成并经招标人验收合格后,向中标人支付合同价款总额的70%。 |